Meta AI 基础设施架构演进

2015-2026 | 2026-09-28

01 范围与核心判断

本报告覆盖 Meta 在 2015 年至 2026 年 9 月 28 日的 AI 基础设施：MTIA 加速器、集成 AI 网络、系统封装与软件，以及相关 MSVP 视频处理分支。商用 CPU、GPU 和交换 ASIC 与 Meta 设计芯片分别处理。早期年份用于建立基础设施背景，不虚构逐年自研芯片序列。

MTIA 从低功耗推荐推理，演进到基于 HBM 的训练平台，再延伸至面向生成式 AI 推理的路线图。决定性转变不只是增加算术能力，还增加网络小芯片、近存归约与机架级通信，同时保持面向 PyTorch 的软件契约。Meta 掌握自身负载，可以比通用商用 GPU 更有针对性地优化，但可移植性、可靠性与模型变化仍是约束。

02 MTIA100 与 MTIA200：推荐推理

MTIA100 原名 MTIA v1，围绕推荐推理设计，于 ISCA 2023 披露。其 7 nm 实现结合 8×8 处理单元阵列、本地存储、较大共享 SRAM 层及 LPDDR5。核心平衡是为模型的稠密部分提供足够算术能力，同时保留稀疏特征需要的存储与访问能力。这与最大化大批量 Transformer 训练 FLOPS 的目标不同。

MTIA200 原名 MTIA2i，保留 64 个处理单元的组织，转向 5 nm、更高频率、更大本地存储及 256 MB 共享 SRAM。稠密 FP16／BF16 从 51.2 提高到 177 TFLOP/s，而 LPDDR5 带宽仅从 176 提高到 204.8 GB/s。因此设计更依赖片上复用与稀疏负载调度。2024 年平台可在机架中容纳 72 个加速器，但这不同于 MTIA400 引入的 72 设备专用纵向扩展域。

03 MTIA300：训练改变数据路径

ISCA 2026 论文描述一个计算小芯片、两个网络小芯片及六堆栈 HBM3e。12×6 启用处理单元阵列结合 RISC-V 向量控制、点积、特殊函数、归约与 DMA 引擎。存储系统提供 216 GB 和 6.1 TB/s，冗余处理单元用于良率与故障处理。从 LPDDR 转向 HBM，同时改变封装以及稠密层、嵌入表与集合通信之间的平衡。

每个网络小芯片集成六个 800 Gb/s RDMA 控制器，总端点速率为每方向 1.2 TB/s。消息引擎与近存归约使集合通信无需占用主要计算引擎，也不必把载荷送过主机 PCIe 链路。论文部署配置采用 800 GB/s 纵向带宽，支持最高 1,000 GB/s；横向扩展为 200 GB/s。产品表采用支持上限，因此本报告保留两种配置，不将其静默合并。

一对一主机 CPU／加速器关系支持优化器卸载。更大 HBM 容量可能允许更大本地批量并减少参与通信的训练设备，但收益取决于优化器状态、精度及收敛约束。HCCL 可融合通信与计算，公布的集合通信结果依赖具体负载与拓扑。集成 NIC 减少一种瓶颈，不会消除所有同步或网络瓶颈。

04 MTIA400、450 与 500：推理路线图

2026 年 3 月路线图将 MTIA300 列为已生产部署，MTIA400 列为已完成实验室测试、正在推进部署，MTIA450／500 列为计划于 2027 年部署。MTIA400 使用两个计算小芯片及 72 设备纵向扩展系统；MTIA450 优先提升内存带宽和低精度推理；MTIA500 转向四个计算小芯片，并分离网络与主机 I/O 功能。以上是披露状态，不推定公共云或商用芯片可获取性。

架构解读：复用机箱与网络基础设施可以缩短部署周期，但当算力和 HBM 持续增长时，部分系统带宽预算被固定。从 400 到 500，每设备纵向扩展仍为 1.2 TB/s、横向扩展仍为 100 GB/s，而 HBM 带宽增加至三倍。因此编译器必须保留更多局部性或改变并行方式。MTIA300 MX8 至 MTIA500 MX4 的 25 倍比较跨越数值格式，不是同口径算术加速比。

05 代际规格与披露差异

MTIA 参考规格

3 月路线图将 MTIA300 列为 BF16 0.6 PFLOP/s、FP8／MX8 1.2 PFLOP/s、模块 TDP 800 W；ISCA 论文则列出 560／1,120 TFLOP/s、TDP 912 W、典型功耗 667 W。它们代表不同公开配置或测量口径，不强行作无依据统一。推导指标使用论文中相匹配的数值。同样，MTIA200 发布时写 90 W，后续比较表写 85 W。稀疏峰值与稠密数值分别处理。

主机 CPU 边界

06 集成 NIC、网络与 MSVP

MTIA 网络小芯片

MSVP 是 2023 年披露的专用视频转码 ASIC。视频处理消耗大量集群资源，因此应纳入基础设施组合，但它不是 MTIA 的一代，也不是通用神经网络加速器。同样，Meta 的 OCP 服务器及网络设计，包括交换软件与机架标准，不等于 Meta 自研其中全部商用 ASIC。

互联演进

07 机架架构与软件

2023-2024 技术栈

flowchart TD
  cpu["外部主机 CPU"]
  gpu["MTIA 处理单元阵列"]
  mem["LPDDR5 / SRAM"]
  sw["PyTorch / compiler / HCCL"]
  net["PCIe 网络 / optional RDMA"]
  rack["机架／散热／运维"]
  cpu ---|"PCIe"| gpu
  gpu ---|"存储"| mem
  gpu ---|"数据"| net
  net ---|"集成"| rack

后期图包含已公布产品；芯片与机架可用性分别记录。

2026 roadmap 技术栈

flowchart TD
  cpu["外部主机 CPU"]
  gpu["MTIA 处理单元阵列"]
  mem["HBM3e / SRAM"]
  sw["PyTorch / compiler / HCCL"]
  net["Integrated NICs / backplane"]
  rack["机架／散热／运维"]
  cpu ---|"PCIe"| gpu
  gpu ---|"存储"| mem
  gpu ---|"数据"| net
  net ---|"集成"| rack

后期图包含已公布产品；芯片与机架可用性分别记录。

系统代际

软件栈

08 归一化趋势与工程取舍

存储与通信平衡

MTIA300 每 BF16 FLOP 对应字节的大幅提高，反映负载选择：推荐训练需要嵌入表容量与流量处理能力。后续推理产品同时提高 HBM 与低精度算力，但保持固定机架网络预算。其成功取决于模型放置、专家路由、KV 缓存行为及编译器利用率。比较时应匹配精度、质量、批量及服务延迟，并区分模块和机架功耗。

09 会议与产品对照

披露映射

本版未建立 MTIA 对应的产品级 ISSCC、HPCA、MICRO 或 ASPLOS 电路／架构论文链。ISCA 提供最强的直接产品证据。公开路线图比可获取实现论文更广：400／450／500 的工艺、裸片细节与稠密／稀疏算术口径仍不完整。表中保留这些缺口，不从早期芯片外推。

命名与归属

ISSCC 背景

来源映射

01 范围与核心判断 — C01, E01, E03, E04, P03, P04

02 MTIA100 与 MTIA200：推荐推理 — C02, C03, P03, P04

03 MTIA300：训练改变数据路径 — C01, C04, E01, P01

04 MTIA400、450 与 500：推理路线图 — E01

05 代际规格与披露差异 — C01, E01, E03, P03, P04

06 集成 NIC、网络与 MSVP — C01, E01, E03, E04, P01, P04

07 机架架构与软件 — C01, C04, E01, P01, P04

08 归一化趋势与工程取舍 — C01, E01, P04

09 会议与产品对照 — C01, C02, C03, C04, C05, E01, E04, P02, P03, P04

参考资料

产品与技术文档

[P01] MTIA300 built-in NICs and collective offload. https://engineering.fb.com/2026/08/24/networking-traffic/mtia-300-meta-training-chip-built-in-nics/. 一手资料；访问截止 2026-09-28

[P02] Inside MTIA hardware co-design, 2024. https://engineering.fb.com/2024/08/22/ml-applications/meta-mtia-hardware-co-design/. 一手资料；访问截止 2026-09-28

[P03] First generation MTIA architecture. https://ai.meta.com/blog/meta-training-inference-accelerator-AI-MTIA/. 一手资料；访问截止 2026-09-28

[P04] Second generation MTIA architecture. https://ai.meta.com/blog/next-generation-meta-training-inference-accelerator-AI-MTIA/. 一手资料；访问截止 2026-09-28

会议记录与实现披露

[C01] MTIA300 ISCA2026 paper. https://aisystemcodesign.github.io/papers/MTIA300_ISCA2026.pdf. 一手资料；访问截止 2026-09-28

[C02] MTIA v1, ISCA2023. https://dl.acm.org/doi/10.1145/3579371.3589348. 官方索引或相关发布资料；完整文档未能下载。

[C03] Second generation MTIA, ISCA2025. https://dl.acm.org/doi/10.1145/3695053.3731409. 官方索引或相关发布资料；完整文档未能下载。

[C04] HCCL collective communications, 2026 preprint. https://arxiv.org/pdf/2608.00358. 一手资料；访问截止 2026-09-28

[C05] ISSCC2019 LeCun plenary record. https://www.isscc.org/isscc-plenary-videos. 索引或可检索官方页面；产品细节同时参照对应技术文档。

发布、生态与部署

[E01] Four MTIA chips in two years, March2026. https://ai.meta.com/blog/meta-mtia-scale-ai-chips-for-billions/. 一手资料；访问截止 2026-09-28

[E03] Infrastructure evolution, 2025. https://engineering.fb.com/2025/09/29/data-infrastructure/metas-infrastructure-evolution-and-the-advent-of-ai/. 一手资料；访问截止 2026-09-28

[E04] MSVP first video transcoding ASIC. https://ai.meta.com/blog/meta-scalable-video-processor-MSVP/. 索引或可检索官方页面；产品细节同时参照对应技术文档。